Question

1) As entradas digitais abaixo são aplicadas a um LATCH com portas NAND. Considere

inicialmente que Q = 1 e ത = 0. Desenhe logo abaixo as formas de onda das saídas Q e ത. Mantenha

a coerência de tempo, desenhando as formas de onda necessárias logo abaixo. Utilize régua e faça

pontilhados verticais para mostrar os momentos das transições.​

Answer 1

O SR Latch (Set-Reset Latch) ou SR Flip-Flop é, talvez, o circuito registrador de design assíncrono (sem utilização de clock) mais simples que visto na lógica sequencial.

Podemos "monta-lo" de formas diferentes, mas as mais comuns são utilizando as portas universais NAND ou NOR.

Na figura anexada à resolução, podemos ver uma representação desse registrador com portas NAND e, também, a forma que normalmente utilizamos para representar/simbolizar omitindo seu circuito interno.

Como mostrado abaixo na tabela verdade para o NAND com 2 entradas, a porta NAND ("NotAND") retorna nível lógico baixo ("0") quando todas suas entradas estão em nível lógico alto ("1") e retorna nível lógico alto para as demais configurações.

                                          $^{~~~~ ~ \boxed{\sf NAND}}_{\begin{array}{|c|c|c|}A&B&Saida\\0&0&1\\0&1&1\\1&0&1\\1&1&0\end{array}}$

Vamos agora entender como se comporta o SR Latch de portas NAND e, para isso, é essencial que se acompanhe junto ao circuito já mencionado anteriormente.

Note que Q e Q' realimentam as portas NAND no circuito, mas, em princípio, não temos seus valores iniciais. Vamos então nos utilizar das características das portas NAND para dar um pontapé inicial na analise, vamos colocar uma das entradas (S' ou R') em nível lógico baixo.

S'=1 e R' = 0:

Como uma das entradas do NAND B está em nível lógico baixo, então sua saída (Q') estará em nível lógico alto independente da outra entrada. A porta NAND A agora tem suas duas entradas (S' e Q') em nível alto e, portanto, a saída Q estará em nível lógico baixo. Lembrando que Q realimentará a outra entrada do NAND B, antes desconhecida. É comum vermos este estado sendo chamado de "Estado de Reset".

S'=0 e R' = 1:

A análise deste estado é muito similar a anterior, como uma das entradas do NAND A está em nível lógico baixo, então sua saída (Q) estará em nível lógico alto independente da outra entrada. A porta NAND B agora tem suas duas entradas (R' e Q) em nível alto e, portanto, a saída Q' estará em nível lógico baixo. Lembrando que Q' realimentará a utra entrada do NAND A. É comum vermos este estado sendo chamado de "Estado de Set".

S'=1 e R'=1:

Para podermos detectar melhor o que acontece nesse estado, vamos precisar considerar um conhecimento prévio das saídas Q e Q'. Começando por Q=1 e Q'=0, a porta NAND A terá uma entrada em nível lógico baixo e, portanto, sua saída Q estará em nível lógico alto. A saída Q realimenta o NAND B e, com isso, a saída Q' ficará em nível lógico baixo.

Agora, considerando Q=0 e Q'=1, a porta NAND B terá uma entrada em nível lógico baixo e, portanto, sua saída Q' estará em nível lógico alto. A saída Q realimenta o NAND A e, com isso, a saída Q ficará em nível lógico baixo. Podemos então perceber que, nesse estado, o nível lógico das saídas (Q e Q') é mantido inalterado. É comum vermos este estado sendo chamado de "Estado de Memória".

S'=0 e R'=0:

Utilizando uma análise semelhante a vista no estado de memória, veremos que independente do haja previamente em Q e Q', teremos tanto NAND A quanto NAND B com uma das entradas em nível lógico baixo e, consequentemente, teremos as saídas Q e Q' em nível lógico alto. Este estado, comumente chamado de "Estado Proibido", não é utilizado e é um dos principais motivos de terem sido buscados aperfeiçoamentos desse registrador.

Pra facilitar a análise do exercício, vamos montar uma tabela para "resumir" o que foi explicado acima.

                      $\begin{array}{|c|c|c|c|c|}\overline{S}&\overline{R}&Q&\overline{Q}&Estado\\1&0&0&1&RESET\\0&1&1&0&SET\\1&1&Q_{t-1}&\overline{Q}_{t-1}&MEMORIA\\0&0&1&1&PROIBIDO\end{array}$

Com isso, teremos a seguinte sequencia de estados indicada pelas formas de onda: MEMORIA, RESET, MEMORIA, SET, MEMORIA, SET, MEMORIA, RESET, MEMORIA.

As saídas e Q e Q' são mostradas no desenho anexado à resolução.

$\Huge{\begin{array}{c}\Delta \tt{\!\!\!\!\!\!\,\,o}\!\!\!\!\!\!\!\!\:\,\perp\end{array}}Qualquer~d\acute{u}vida,~deixe~ um~coment\acute{a}rio$